индивидуален №3
Аритметично логическо устройство (ALU) е възел на компютър, който извършва аритметични и логически операции на данните, обработвани от компютри.
Като цяло, многофункционалната ALU включва операционна част (OS) и управляващ блок (CU), който изпълнява декодиране вторичен код команда определя операцията, осъществявана в ALU.
Фигура. Структурата на ALU
Подробна структура на ALU показано на фиг.
Изходните данни (операнди) от команди CU се четат от RAM регистрите в първи и втори операнд (комуникация 1).
От ALU в управляваща единица команда за извършване на операция (връзка 2), който се предава на тях voperatsionnuyu част (комуникация 3).
В съответствие с тази команда работи част извършва действие с данните, които са избрани izregistrov първа и втора операнди (свързване 6). Резултатът се съхранява vregistr резултат (US 4), които - в RAM (съобщение 5).
Структура ALU регистрира, когато се поставя на оригинала, и получените данни и регистрира размер (брой битове) образуват понятието мрежа разряд.
Комплект извършва операции ALU трябва да притежава функционална пълнота. За да се осигури функционална пълнота достатъчно четири операции:
достъп до паметта за писане / четене на данни;
сравняване (реализира възможността за условно отклонение);
спиране на работа на устройството.
В първите процесори, броят на операциите шестнадесет ограничено сега достига няколко стотин.
Броят на операциите е важна характеристика на ALU.
ALU могат да бъдат класифицирани по няколко причини. по-долу.
1. Класификация на метод за представяне на данните:
фиксирана точка;
плаваща запетая.
2. Класификация по метода на операнда:
· Сериен ALU където всяка операция се извършва последователно във всеки разряд;
· Паралелна работа ALU се извършва на всички битове данни едновременно;
· Series - паралелно ALU, където думата на данни е разделена на срички, обработка на данни се извършва паралелно с изпълнението на сричката и последователно във срички.
3. Класификация чрез използване на цифровите системи:
4. Класификацията на характера, използвайки елементи и компоненти:
blochnye- да изпълнява определени аритметични операции в структурата ALU въведени специални блокове, което дава възможност за провеждане на обработка на информацията в паралел;
konveyernye- един поточен операция ALU е разделен на поредица от микро-операции екзекутиран за равни интервали от време (удара) на различни етапи от конвейер, който позволява да се направи операция на операнди се стичат всеки такт;
mnogofunktsionalnye- тази цел ALU, работещи с множество операции в едно устройство. В такава обстановка изисква ALU за извършване на операцията с помощта на кода на работа.
5.Klassifikatsiya времеви характеристики.
Времеви характеристики ALU разделят на:
sinhronnye- ALU във всяка синхронна работа се извършва в един цикъл.
asinhronnye- не клокнат АЛБ, осигуряване на висока скорост, тъй като се извършва в комбинационни схеми.
6.Klassifikatsiya контрол postrukture устройство:
Твърдо ALU управляваща логическа;
ALU с контрол на фърмуера.
Основните функции на ALU
Модерен ALU изпълнява:
двоична аритметика функция за данни в определена точка формат;
двоична аритметика функция за данните в плаваща запетая формат;
аритметична функция BCD представяне на данни;
логически операции (включително аритметични и логически смени);
операция по прехвърляне на данни;
работи с характер на данните;
работа с графични данни.
Основни характеристики ALU
Основните характеристики на ALU могат да бъдат разделени в количествено и качествено.
Количествените характеристики определят скоростта на работа, по време на изпълнение на една операция, точността на представяне на данни, броят на извършените операции.
Средна скорост Вав извършване ALU операции могат да бъдат дефинирани като otnoshenieN (Т) - броят на операциите, извършвани по време на интервала от време Т към даден интервал от време:
Средното време, прекарано за извършване на операция ALU е: Тав = 1 / Вав
Точността на представяне на данните в ALU зависи от дължината на думата на ALU и избрания формат на данните.
Качествени характеристики на ALU:
Качествени характеристики на ALU включват:
Структурните характеристики на ALU;
формати за данни (фиксирани или с плаваща запетая);
методи за кодиране на данни.
Adder - устройство, което преобразува информационни сигнали (аналогови или цифрови) в еквивалент на сигнала към сумата от тях е най-простият signalov.Summator цифрово устройство. Този компютър единица, която изпълнява аритметична сумиране на цифровите кодове, т.е. той е предназначен за добавяне на две числа, представени в двоичен код. Нека сравним сумата от десетичните и двоични числа:
Правила за добавяне на двоични и десетични числа са идентични:
Добавяне извършва побитовото - от LSB към по-старите;
LSB се изчислява в размер на LSBs отношение Ai и Bi. Това количество е в тази нотация могат да бъдат написани в една цифра или двуцифрен S1 Р1 S1. функция Р е прехвърлянето;
всички следващи бита да бъдат сумата от цифри от гледна точка данни Ai и Bi. където когато Pi-1 = 1 се прибавя към тази сума единица (в числени примери, дадени по-горе, този случай е показан в удебелен шрифт, в резултат на прибавяне на I-та цифра се изписва като Si или недвусмислено Pi Si двуцифрено число.
По този начин, всяка цифра е необходимо да се намери сумата Гай. Bi и Pi-1 (Ако Pi-1 = 1), т.е. определяне на Si и Pi. Според броя на входовете разграничи половин усойница, един-битов усойница (ОС) и мулти-битови суматора на.
Фигура 3.2.3.1 - Схемата на половината суматора
Фигура 3.2.3.2 - схема, използвайки стандартен половин разширител по модул 2 разширител
Устройство, наречено половин разширител с два входа и два изхода, които са генерирани сума и носят сигнали. Половин ехидна изпълнява само част от проблема на сумиране, тъй като игнорира входната величина - (. Виж risunki3.2.3.1 и 3.2.3.2) трансфер от съседната най-маловажният бит в данните. Таблица 3.2.3.1 показва таблицата с половин ехидна истина. Фигурата 3.2.3.3 показва времето на операция Диаграма polussumatora.
Таблица 3.2.3.1 - масата за половин ехидна истина
Фигура 3.2.3.3 - операция Графика половин разширител
Логически уравнение: S = х ^ * у + X * Y ^ P = X * Y
Един-цифрено двоично усойница се състои от два комбинационни схеми, едната формиращи Si. второ за определяне Pi. (Вж. Фигури 3.2.3.4 и 3.2.3.5) .Mnogorazryadny ехидна изградена въз основа на един-битов допълнение в съответствие с правилата.
Фигура 3.2.3.4 - двоичен ехидна верига odnoryazryadnogo
Фигура 3.2.3.5 - операция Графика odnoryazryadnogo двоичен разширител
Single-битови разширители имат три входа и осигурява сумиране на термини и изхвърлянето на прехвърлянето на предишното освобождаване. (Вж. Таблица 3.2.3.2).
Таблица 3.2.3.2 - Таблица ехидна истина
Логически уравнение S = y1 + y2 + Y3 + Y4 Y1 = x1 ^ * х2 ^ * x3 Y2 = x1 ^ * x2 * x3 ^ Y3 = x2 ^ * x3 ^ * x1 Y4 = x1 * x2 * x3 Pi + 1 = y1 + y2 + Y3 + Y4 Y1 = x1 ^ * * x2 x3 Y2 = x1 * х2 ^ * x3 Y3 = x1 * * x2 x3 ^ Y4 = x1 * * x2 x3
Минимизиране на тези уравнения с помощта на формулите на алгебра на логиката, ние конструираме ехидна в Electronics Workbench.
В зависимост от характера на входно-изходни кодове и организацията носи мулти-битови разширители са последователен и паралелен принцип на работа.
Vposledovatelnom ехидна добавяне на кодове се извършва постепенно, започвайки от най-маловажният бит на ехидна чрез комбинация от три входа. Създадена в този трансфер освобождаване Pj + 1 е забавено от време Ted и Pj е вход на суматора по време на получаването на следващите термини разреждане. Така цифра по цифра последователно извършване присъединителни кодове цифри. Предимството на сериен усойница е простотата на изпълнението на хардуер, а недостатъкът - (. Виж фигура 3.2.3.6) сумиране на достатъчно дълго време. Фигура 3.2.3.7 е тайминг диаграма, илюстрираща работата на сериен суматора.
Фигура 3.2.3.6 - сериен ехидна верига
Фигура 3.2.3.7 - диаграма за сериен разширител
Vparallelnom ехидна постига по-висока производителност. Обобщавайки кодове доставени до входовете разширители едновременно по всички обвинения. За тази цел, всеки бит разширител се използва комбинация от три входа, изходите на които са образувани от стойността на сумата Sj на изхвърлянето и прехвърлят Pj + 1 в MSB. В процеса на сигнал за пренос размножаване избран крайна стойност на сумата на всяка цифра. Очевидно е, че през това време, на входа на суматора присъстват сигнали Xi, Yi, summable съответните кодове. Максималната сума от времето, получено в случая, когато прехвърлянето възникващи в първото разреждане, изхвърлянето се разпределя върху всички (например, в присъединителни кодове 11..11 и 00..01). В паралелен суматор различни често използвани методи за ускоряване на трансфера (паралелно изместване, група и т. Н.) в, е тайминг диаграма ilylyustriruyuschaya работа сериен разширител.
За да се изследва 4-двоичен ехидна rozryadny.
